在進行比較復雜的板子設計時，你必須進行一些設計權衡，而這些權衡會存在一些影響到PCB的電源分配網(wǎng)絡設計的因素。

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當電容安裝在PCB板上時，會存在一個額外的回路電感，這個電感就與電容的安裝有關系?；芈冯姼兄档拇笮∫蕾囉谠O計，回路電感的大小取決于電容到過孔這段線的線寬和線長。走線的長度即連接電容和電源/地平面的長度、兩個孔間的距離、孔的直徑、電容的焊盤等等。如圖1所示為各種電容的安裝圖形：

圖1?最佳的和最差的電容布局

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減小電容回路電感的設計要點

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■孔要放在離電容盡可能近的地方。減小電源/地的孔間距。如果可以，用多對電源/地孔并聯(lián)在一起。如盡量近地放置電流極性相反的兩個孔，盡量遠地放置電流極性相同的孔。

■用短而寬的走線來連接孔和電容引腳。

■把電容擺放在PCB的表面（頂層和底層），盡量靠近它們相應的電源/地平面，這樣能減小孔之間的距離。在電源/地之間用薄的電解質(zhì)。

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對于電容的安裝和傳播電感，接下來是三種不同情況的設計。圖2表示的是各種設計情況對回路電感量的引入情況：

圖2?最佳的和最差的電容布局

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情況1-差的設計

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■設計人員不關注電源分配網(wǎng)絡（PDN）的設計。

■孔的間距沒有優(yōu)化。

■電源和地平面間的距離沒有優(yōu)化。

■孔到電容引腳之間的走線距離較長。

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對于整個回路電感大小來講，回路電感主要來自所布的線，因為與其它兩種情況比較，差的設計的線長是它們（較好的設計和非常好的設計）的5倍。從安裝電容的底層到最近平面的距離也是回路電感大小的主要因素，因為這是沒有優(yōu)化的（10mil），走線對整個回路電感大小的影響非常大。同樣，因為設計人員在電源和地之間用了10mil的電介質(zhì)材料，那么回路電感的次要因素來自傳播電感。過孔間的距離沒有優(yōu)化的效果相對于小孔的長度就沒有那么顯著，孔的影響在比較長的過孔時會變得更大。

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情況2-好的設計

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■設計人員關注了部分電源分配網(wǎng)絡（PDN）的設計。

■孔的間距有所改善，孔的長度保持不變。

■電源和地平面間的距離有所改善。

■過孔到電容引腳之間的走線距離經(jīng)過了優(yōu)化。

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走線的回路電感依然還是整個回路電感的主要貢獻者。好的設計的走線回路電感要比差的設計情況的走線回路電感小2.7倍左右，因為設計人員減小了電介質(zhì)的厚度，從10mil減小到了5mil，傳播電感減小了一半。由于減小了過孔間的距離，過孔的影響有了一點點改善。

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情況3-非常好的設計

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■設計人員非常注重PDN的設計。

■孔的間距和長度都有改善。

■電源和地之間的距離也進行了充分的優(yōu)化。

■?過孔到電容引腳之間的走線距離經(jīng)過了優(yōu)化。

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非常好的設計的走線，它的電感比差的設計的走線電感要小大約7.65倍。由于減少了走線長度，在PCB板上減少了從電容安裝的底層表面到最近的平面層的厚度，因此達到了目的。由于設計人員已經(jīng)優(yōu)化了電源和地之間的電解質(zhì)層厚度，傳播電感就會大大的減小?？组g距和孔長度大大的減小，過孔的回路電感也得到了顯著改善。相比差的設計，由于7個主要因素的其中之一減少，非常好的設計情況的總回路電感就被減少了。.

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在PCB板上，額外的過孔回路電感通過安裝電容被引入，這樣就降低了電容的諧振頻率。當你在設計電源分配網(wǎng)絡（PDN）時，必須要考慮到這個因素。在高頻設計的時候，減小回路電感是降低阻抗的唯一能看得見的方法。

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對于給定的電源，相比較非常好的設計和差的設計情況，PDN工具產(chǎn)生的報告顯示非常好的設計的PCB截止頻率會更高。這也許與預期的結果是相反的，因為相對于對低截止頻率的去耦，較高截止頻率的去耦需要更多的電容。

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對于非常好的設計的情況，較高的截止頻率意味著能對較高頻率進行去耦。擺放在PCB板上的電容對噪聲一個較高頻都有去耦效果。

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對于差的設計的情況，對超過較低截止頻率的PCB板不能去耦。任何額外的電容增加，即增加超過截止頻率的去耦電容只能增加BOM成本，而對去耦效果沒有任何影響。相對于非常好的設計，對于差的這種設計情況，其電源分配網(wǎng)絡的設計對于某一特定頻率的噪聲更容易受到影響。

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作為另外一個例子，假設一塊20層的PCB板總共有115mil的厚度。電源層在第3層，從第一層（FPGA在的這一層）到第3層的厚度有12mil，那么從底層到第3層的厚度就是103mil，電源和地層被3mil后的電介質(zhì)分離開。對于這種軌跡的BGA孔的電感大小為5nH（對于這種電源軌跡5對孔）。為了應對第一層比較緊密的布局布線區(qū)域，與之相關聯(lián)的去耦電容都安裝在底層。由于這樣安裝會有很長的過孔，這種權衡設計導致了很高的電容安裝電感值。經(jīng)過充分優(yōu)化后，0402封裝的電容在底層的安裝電感是2.3nH，而同樣的電容放在第一層的安裝電感是0.57nH。

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為了改善這種給軌跡的PDN效果，你可以把一些高頻電容放置在第一層，同時把中頻和bulk電容還是放在原來的位置上即底層。這種電路設計對PDN是截止的解決方法，因為高頻電容是在截止頻率以下作為第一響應的電容。電容的效果依賴于總的回路電感（電容的安裝電感+傳播電感+BGA孔的電感）與FPGA。你可以把高頻電容放在第一層且離FPGA稍微遠一點點的地方。電容放在FPGA breakout區(qū)域外的傳播電感是0.2nH。相對于原來放置在底層的方法，這種新的放置方法還是有益的，因為總的回路電感（0.57nH+0.2nH+0.05nH=0.82nH）比放置在底層的時候的總電感要小。

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PCB板的傳播電感是與設計是相關，電源和地平面間的介質(zhì)中它是均勻存在的。3mil厚度或者更薄的厚度是最佳的減小平面?zhèn)鞑ル姼械脑O計。你可以根據(jù)如下的設計指導來提升PDN的性能。

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如下的是關于順序重要性的設計指導，從第一層到底層，其中在第一層的設計指導是最重要的。

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■減小電源和地層間電介質(zhì)厚度。當設計板子的疊層時，確定電源、層和其他的層。舉一個例子，如疊層PWR1 - GND1 - SIG1 - SIG2- GND2 - PWR2要優(yōu)于PWR1 - SIG1 - GND1 - SIG2 - GND2 - PWR2疊層。第二種情況的結果是沒有對電源和地之間的距離優(yōu)化的設計，這樣的設置會導致大電容傳播電感在PWR1/GND1之間比在PWR2/GND2之間的電感大。你可以在電源和地平面之間找到一種典型的3mil的電介質(zhì)厚度而不增加額外的成本。對于額外的性能改善，考慮比3mil更薄的電介質(zhì)厚度，但是，這會導致PCB的成本上升。

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■當選定電容的時候，選擇多個電容值，而不是選擇一個相同值的大電容來達到目標阻抗。在PDN中，阻抗的峰值是由諧振反應形成的。高ESR在諧振頻率點能抑制諧振，因此減少阻抗峰值的高度。在電容的諧振頻率處和阻抗峰值處，用一些電容值相同的電容能截止的減少ESR。

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在一個很寬的頻率范圍內(nèi)，選擇多種電容值的電容種類，能維持一個相對高的ESR。

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■選擇放置高頻電容的位置，以減少整個回路電感。整個電感是由電容的ESL、安裝電感、傳播電感和BGA的過孔電感組成的。在放置電容時優(yōu)先放置高頻電容，其次是中頻和低頻電容。

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■當在分割平面時，確保平面的形狀成適當?shù)姆叫?。避免狹長的平面形狀，因為這樣做會限制電流的大小和增加平面的傳播電感。

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■關于如何將中頻和低頻的電容放置沒有那么的敏感，可以把他們放在離FPGA稍微遠一點的地方。

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權衡多路設計的情況

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在一塊有多路外設的PCB板上，你的設計就不能再共享一個供電電源。這也許需要你通過你的設計去執(zhí)行DDR的電源接口，聯(lián)合各種I/O口的電源軌跡，或者聯(lián)合各種接收端的電源軌跡以減少PCB的BOM成本和PCB的布局復雜度。

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電源軌跡共享增加了PDN的復雜度，同時在PCB上和die的位置處也增加了大量的噪聲。對于多路的情況，設計電源的分配解決方法主要有兩步：

1、低頻解決方法

2、高頻解決方法

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在非常低頻的時候，第一步確保VRM的大小是否適合處理各種電流的需要。

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低頻去耦一定要考慮清楚各種組合電源供電電流的情況。Bulk電容一定要選擇能覆蓋目標阻抗所覆蓋的頻段，做到精確的知道頻率范圍是有困難的，因為這有一個區(qū)域超過了阻抗曲線。這是在die上給定的電源區(qū)域，建立在自己的最大電流消耗上，而不是與其它路電流相關聯(lián)的由同一個供電電源供電組合的電流消耗。對于設計，bulk電容去耦的頻率范圍估計是從DC到大約5~10MHz。

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在共享多路電源的時候，通過PDN工具按照相似的方法使用這種設計方法，但是推薦你在最高的截止頻率點去耦。對于單一和共享多路電源的去耦，這是成功實現(xiàn)單一PDN方法設計的流程。這種方法是合適于電源路之間、相似電流要求的電源路設計。但是，對于這種方法這有幾個例外。

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這個例子是電源共享在核心電源供電（Vcc）和PCI Express hard IP Block（VccHIP）電源供電，例外的原因是：

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■VCC的電流會比VCCHIP的大很多。

■對比VCC和VCCHIP，VCC的BGA的過孔電感會比VCCHIP低很多。

■對比VCC和VCCHIP，VCC的截止頻率會比VCCHIP低很多。

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因此，對于電源設計情況，在BGA過孔處使用最高截止頻率去耦是不適用的。如圖3所示的是VCC、VCCHIP電源路組合阻抗曲線不符合目標阻抗的情況，相當于不符合VCCHIP的截止頻率去耦，這是因為去耦電容效果被限制了。

圖3 VCCHIP的截止頻率阻抗曲線

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按照以前的解釋，高頻的噪聲在電源軌跡中，主要是由于自己的瞬態(tài)電流產(chǎn)生的。對于共享電路最高截止頻率的去耦設計指導書是基于整個瞬態(tài)電流的阻抗計算，這是“過設計”的要求。

圖4?更改電源路的共享情況

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在這種情況下，你必須基于PCB去耦項目用整個瞬態(tài)電流來計算目標阻抗曲線，相當于電源路截止頻率的最大的電流消耗。在VCC和VCCHIP電源路共享的例子中，你必須用VCC電源路的截止頻率。如圖3所示為核心電源去耦的截止頻率的組合電源路的阻抗曲線。對于核心電源，用沿著BGA的球或者過孔的(VCC+VCCHIP)的總電流得到阻抗曲線。那么你可以檢查核對結果是否符合單個電源設計指導的目標阻抗。

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基于同樣的去耦項目與圖4-A一樣，圖4-B所示為VCCHIP電源的阻抗曲線。但是，當?shù)玫竭@條曲線時，只有對于VCCHIP需要考慮電流消耗和BGA過孔數(shù)。如圖4-B所示，直到VCCHIP電源的截止頻率，VCCHIP的阻抗曲線都達到了目標阻抗。

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最終的去耦項目必須達到各自目標阻抗的頻率。如果存在一些特殊的違反設計目標的情況，可以盡量小的調(diào)整以優(yōu)化去耦項目。

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遇到類似的情況，可以根據(jù)VCC和VCCHIP的例子對任何供電電源組合進行優(yōu)化。

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在一塊PCB板上，當有多個FPGA需要從同一個電源供電時，你可以使用相似的方法來應對這種情況。對于設計低頻解決方案一定要用芯片的總電流消耗，對于高頻解決方案設計，一定要用其中一個芯片的電流消耗。你可以使用同樣數(shù)目的電容給其他芯片在高頻情況時去耦。

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當與場分析工具得到的解決方案相比較，如果兩個FPGA芯片之間的空間比較小，高頻方可能導致輕度的過設計，因為場分析工具是考慮了板子的布局情況的。這可能是因為芯片之間比較接近，幾乎沒有電容能夠截止地滿足兩個芯片的位置的要求。這也取決于從FPGA芯片端看到的電容的截止回路電感。

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一個常用的設計權衡是建立一個獨立的電源平面，和從一個供電電源給不同的電源網(wǎng)路供電，使用濾波器來供給干凈的電源給電源網(wǎng)路。大多數(shù)情況下濾波器是磁珠，連接在板子上的兩個電源之間。作為規(guī)則是，你可以按照如下設計指導，給一個電源網(wǎng)絡提供干凈的電源。

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■當磁珠連著兩個電源網(wǎng)絡的時候，確保安裝電感是最小的。

■根據(jù)如下所列的特性選擇磁珠，確保電源電路的電流消耗要小于磁珠的額定電流。

■封裝尺寸（0603，0402等等）

■額定電流

■直流電阻

■在目標頻率的阻抗(10 MHz, 100 MHz, 1 GHz等等)

■磁珠的等效的RLC模型頻率響應一定盡量與datasheet中給定的相符合。

■做交流分析時，在所覆蓋的頻率內(nèi)，一定要包含磁珠的模型，還有各種為了達到目標阻抗而選用的電容。當設計電容的等效RLC模型的時候，安裝電感要作為模型的一個組成部分考慮進去，如果交流分析沒有峰值出現(xiàn)在我們感興趣的頻段（DC to 200 MHz），你就可以使用磁珠隔離來提供干凈的電源。

■通過上面仿真得到的PDN的結果一定能達到我們感興趣的頻段內(nèi)目標阻抗的要求。